Sekvenční logický obvod
Sekvenční logické obvody jsou kombinační logické obvody s paměťovými jednotkami. Tyto obvody nejsou při poskytování výstupu plně závislé na stavech vstupu. Jsou to dvoustavové logické obvody, což znamená, že tyto obvody mohou udržovat výstup neustále na vysoké „1“ nebo nízké „0“, i když se vstupy s časem mění. Stav výstupu lze změnit pouze aplikací spouštěcího impulsu v sekvenčních obvodech.
Základní znázornění sekvenčního obvodu je uvedeno níže:
Klasifikace sekvenčních obvodů
Sekvenční obvody jsou rozděleny na základě jejich spouštěcích stavů, jak je uvedeno níže:
- Sekvenční obvody řízené událostmi
Patří do rodiny asynchronních sekvenčních logických obvodů. Jsou bez hodin a mohou pracovat okamžitě po přijetí vstupu. Výstup se okamžitě změní s kombinací vstupů. - Sekvenční obvody řízené hodinami
Patří do rodiny synchronních sekvenčních logických obvodů. Tyto sekvenční obvody jsou řízeny hodinami. To znamená, že vyžadují hodinový signál, aby fungoval se vstupními kombinacemi a produkoval výstup. - Pulsně řízený sekvenční obvod
Tyto sekvenční obvody mohou být s hodinovým pohonem nebo bez hodin. Ve skutečnosti kombinují vlastnosti jak událostmi, tak hodinami řízených sekvenčních obvodů.
Termín „synchronní“ znamená, že hodinový signál může měnit stavy sekvenčního obvodu bez použití jakéhokoli externího signálu. V asynchronních obvodech je k resetování obvodu nutný externí vstupní signál.
Termín „cyklický“ znamená, že část výstupu je přiváděna zpět na vstup jako zpětná vazba. „Necyklický“ je však opakem cyklického, což znamená, že v sekvenčních obvodech nejsou žádné zpětné vazby.
Příklady sekvenčních obvodů – západky a klopné obvody
Jak západky, tak klopné obvody jsou sekvenční obvody s určitými rozdíly v principech jejich činnosti. Západka nezahrnuje hodinové signály pro stavy spouštění, zatímco klopné obvody vyžadují spouštění hodin, jak je znázorněno na obrázku níže:
Výše uvedený obrázek představuje západku SR a klopný obvod SR. V případě klopného obvodu výše je zobrazen hodinový puls.
SR Flip Flop
Flip-flop SR je jako SR západka s další funkcí hodin. Hodinový spouštěč funguje tak, že uvede klopný obvod do stavu zapnuto a klopný obvod se při absenci hodinového pulsu chová jako mrtvý.
Blokové schéma SR Flip Flop je zobrazeno níže:
Kruhový diagram
Klopné obvody SR se v podstatě skládají z hradel NAND, stejně jako západka SR. Vstup hodin je však indikován mezi prvními dvěma hradly NAND a indikovaným spouštěním hodin, jak je uvedeno níže:
Tabulka pravdy
Pravdivostní tabulka obsahující všechny čtyři možné kombinace vstupů na svorkách S & R spolu se dvěma stavy výstupů, Q & je v tabulce níže:
Hodinový vstup je vždy udržován na E=1, aby byla umožněna činnost klopného obvodu SR. Níže jsou popsány čtyři kombinace vstupů a výstupů:
1: Když S=0, R=1 (Sada):
Výstup Q dosáhne vysokého stavu, když S=0 & R=1
2: Když S=1, R=0 (Reset):
Výstup Q se vynuluje, zatímco výstup Q'=1, když S=1 & R=0.
3: Když S=1, R=1 (žádná změna):
Výstup zůstává ve svém předchozím stavu, jak jej vyvolal klopný obvod SR.
4: Když S=0, R=0 (Neurčité):
Výstupy jsou neurčité, protože oba vstupy jsou nízké.
Schéma spínání
Schéma spínání klopného obvodu SR lze vykreslit níže pro vysoké a nízké stavy vstupů „S“ a „R“ s výstupy. Schéma spínání se zdá být v pořádku, dokud se oba vstupní stavy nezmění na „0“ a výstupy se nestanou neplatnými. Po neplatném stavu se klopný obvod SR stane nestabilním, zatímco jeden výstup se může přepínat rychleji než druhý, což má za následek neurčité chování.
Typy SR Flip Flop:
Žabky SR lze postavit pomocí hradla AND, NAND a NOR. Podrobnosti konfigurace spolu s pravdivostními tabulkami každého typu jsou diskutovány níže.
1- Pozitivní NAND Gate SR Flip Flop
Pozitivní klopný obvod hradla NAND přidává do základního klopného obvodu SR dvě hradla NAND navíc. Kladné hradlo NAND se přepne do stavů nastavení a resetu aplikací vysokého vstupu namísto nízkých vstupů v základním klopném obvodu SR. Jinými slovy, vstup „1“ na svorce „S“ poskytne stav nastavení, zatímco vstup „1“ na svorce „R“ poskytne stav resetování.
Navíc se nyní objevuje případ neplatného stavu, když jsou oba vstupy vysoké, zatímco oba nulové vstupy nemají žádnou změnu na výstupech.
2-NOR Gate SR Flip Flop
Klopné obvody SR lze také konstruovat pomocí dvou hradel NOR. Tato konfigurace funguje podobně jako konfigurace pozitivních hradel NAND. Stavy nastavení a resetu jsou spouštěny vysokým impulsem nebo ‚1′ namísto nízkého impulzu nebo ‚0‘ v základní konfiguraci klopného obvodu SR. Pravdivostní tabulka ukazuje stejné výstupní stavy jako pozitivní NAND hradlo SR klopného obvodu.
3-taktovaný SR Flip Flop
Taktované klopné obvody SR odebírají své vstupy ze dvou hradel AND. Jeden ze vstupů hradla AND je vstupní signál pro svorky klopného obvodu SR, zatímco druhý vstup je hodinový nebo povolený. V této konfiguraci hraje významnou roli hodinový puls. Hodinový impuls může přepínat dvě další hradla NAND, aby se zapínaly nebo vypínaly podle potřeby, aby bylo zajištěno lepší řízení stavu výstupu. Když je povolený vstup „EN“ vysoký, všechny funkce hradla NAND poskytují výstup. Když je aktivační vstup „EN“ nízký, dvě další hradla NAND se odpojí a klopný obvod SR vyvolá předchozí stavy.
Aplikace – Přepínač Debounce Circuit
Flip flopy SR jsou spouštěny hranou a přepínají své stavy celkem hladce. Mohou eliminovat odskakování mechanických spínačů. K fenoménu skákání dochází, když externí mechanický spínač zcela neovládá vnitřní kontakty a kontakty poskakují dříve, než jsou sepnuty nebo otevřeny. Tento proces vytváří pole nechtěných signálů, které mohou neočekávaně spouštět logická hradla dříve, než jsou aplikovány skutečné vstupy.
V konfiguraci odskoku spínače jsou kontakty mechanického spínače spojeny s nastavovacími a resetovacími svorkami základního klopného obvodu SR, jak je znázorněno níže:
Když jsou klopné obvody SR spouštěny hranou, počáteční stav vstupu se bude počítat do generování výstupu, bez ohledu na pozdější výkyvy na vstupu. I když dojde k řadě stavů zavřeno-otevřeno v důsledku skákání spínače, jak je znázorněno níže, výstup by měl být stále jedním plynulým impulsem.
Závěr
Sekvenční logické obvody se liší od kombinačních obvodů na základě paměťových jednotek. Tyto logické obvody závisí na minulých vstupních stavech i na současných vstupních stavech. Tyto obvody mohou udržovat své výstupní stavy na vysoké nebo nízké úrovni, i když se vstupy mění s časem. Nejběžnějším příkladem sekvenčních logických obvodů jsou klopné obvody SR. Jsou stejně jako SR západka s dalšími paměťovými jednotkami.